Home
برگ نخست
Downloads
دریافت فایل
Forums
تالار گفتگو
Your Account
صفحه شخصی

AhwazServer
وب سایت سجاد - آدرس جدید : www.1.Sajjad.ir: انجمنهای تخصصی

انجمنهای تخصصی سایت سجاد :: مشاهده موضوع - زبان توصيف سخت‌افزار Verilog
پرسشهای متداول
پرسشهای متداول
جستجو
جستجو
لیست اعضا
لیست اعضا
گروههای کاربران
گروههای کاربران
مدیران سایت
مدیران سایت
درجات
درجات
مشخصات فردی
مشخصات فردی
ورود
ورود
پیامهای خصوصی
پیامهای خصوصی
فهرست انجمنهای تخصصی سایت سجاد » سخت افزار

ارسال موضوع جدید   پاسخ دادن به این موضوع   تشکر کردن از تاپیک   Printer-friendly version
زبان توصيف سخت‌افزار Verilog
مشاهده موضوع قبلی :: مشاهده موضوع بعدی  
نویسنده پیام
solmaz
مدير انجمن "سخت افزار"
مدير انجمن


عضو شده در: 22 دی 1384
پست: 916
محل سکونت: بندر ترکمن iran.gif


امتیاز: 684
دادن امتیاز
[وضعيت كاربر:آفلاین]

پست تاریخ: دوشنبه 10 اردیبهشت 1386 - 00:04    عنوان: icon_note زبان توصيف سخت‌افزار Verilog پاسخگویی به این موضوع بهمراه نقل قول

زبان توصيف سخت‌افزار Verilog


زبان توصيف سخت‌افزاري Verilog‌ سرنام Verifying Logic جهت مدل‌سازي سيستم‌هاي الكترونيكي ابداع شده است كه كليه مراحل طراحي، ارزيابي و پياده سازي يك مدار آنالوگ يا ديجيتال يا يك مدار تركيبي را در چند سطح انتزاع پوشش مي‌دهد.

Syntax اين زبان بسيار مشابه به زبان C مي‌باشد و در توسعه آن از ويژگي‌هاي زبان C الگو گرفته شده است. اين زبان در سال 1981 توسط Phil Moorby در شركت Gateway Design Automation ابداع شد و در سال 1985 نرم‌افزار شبيه‌ساز اين زبان به نام Verilog-XL عرضه شد در سال 1989 اين شركت به همراه حقوق معنوي اين زبان توسط شركت ‍Cadance خريداري و سپس مستندات آنرا براي استفاده عمومي، به صورت رايگان در اختيار مردم قرار گرفت.

در سال 1993 اين زبان توسط IEEE بازنگري و استانداردسازي شد در همين سال بر اساس آمار EE Times حدود 85 درصد از طراحي‌هاي مدارات مجتمعي كه به كارخانه‌هاي توليد‌كننده ادوات نيمه‌هادي سفارش داده شدند، به زبان Verilog توصيف شده بودند.

يك نمونه از برنامه Verilog كه به توصيف يك فليپ‌فلاپ پرداخته است در زير آورده شده است :



module toplevel(clock,reset);
input clock;
input reset;

reg flop1;
reg flop2;

always @ (posedge reset or posedge clock)
if (reset)
begin
flop1 <= 0;
flop2 <= 1;
end
else
begin
flop1 <= flop2;
flop2 <= flop1;
end
endmodule



از جمله امكانات زبان Verilog محيط PLI آن سر نام Program Language Interface مي‌باشد كه به كمك آن مي‌توان كنترل برنامه را از زبان Verilog بر عهده تابعي كه به زبان C نوشته شده است قرار داد، اين قابليت موجب شده تا زبان Verilog انعطاف پذير گشته و توسعه برنامه در آن توسط زبان C نيز امكان پذير باشد.

_________________
چنانچه ندانی به سوی کدامین بندر روانی

هر بادی،

باد موافق خواهد بود .

************************

www.turkmenstudents.com

بازگشت به بالای صفحه

خواندن مشخصات فردی ارسال پیام شخصی ارسال email شناسه عضویت در Yahoo Messenger
تشکرها از این تاپیک
solmaz از این تاپیک تشکر میکنم 
نمایش پستها:   
ارسال موضوع جدید   پاسخ دادن به این موضوع   تشکر کردن از تاپیک   Printer-friendly version تمام زمانها بر حسب GMT + 3.5 Hours می‌باشند
صفحه 1 از 1


 

پرش به:  
شما نمی توانید در این بخش موضوع جدید پست کنید
شما نمی توانید در این بخش به موضوعها پاسخ دهید
شما نمی توانید موضوع های خودتان را در این بخش ویرایش کنید
شما نمی توانید موضوع های خودتان را در این بخش حذف کنید
شما نمی توانید در این بخش رای دهید

Powered by phpBB © 2001 phpBB Group
قالب فارسی شده توسط ایران یاد

INP-Nuke Copyright © 2005-2006 IranNuke Portal
Powered by  MyPagerank.Net
PHP-Nuke © 2004 by Francisco Burzi | INP-Nuke Copyright © 2005-2006 IranNuke Portal

مدت زمان ایجاد صفحه : 0.10 ثانیه